디자인 규칙 검사(DRC)는 VisualApplets의 핵심 기능입니다. 디자인 규칙 검사는 VisualApplets 프로젝트에 디자인 오류가 포함되어 있지 않은지 확인합니다. DRC를 통과하지 못한 프로젝트는 빌드할 수 없거나 일부 기능이 비활성화됩니다.
도크(dock)의 일부인 DRC 로그 창에는 DRC의 진행 상황과 결과가 나열됩니다. 이 창에는 디자인 오류 및 리소스 사용량 추정에 대한 중요한 정보가 표시됩니다. 일부 창에는 하위 창으로 DRC 로그가 포함되어 있습니다. 텍스트를 마우스 우클릭하고 팝업 메뉴에서 을 선택하여 DRC 로그를 HTML 파일로 저장할 수 있습니다.
VisualApplets에는 두 가지 수준의 디자인 규칙 검사가 포함되어 있습니다. 다음 섹션에서 자세히 설명하는 DRC 레벨 1과 DRC 레벨 2입니다.
DRC 레벨 1은 프로젝트의 무결성을 검사합니다. → ( Ctrl+F7 )을(를) 클릭하거나 or 빌드 아이콘 바에서 Design Rules Check Level 1 아이콘을 사용하여 DRC 레벨 1을 시작할 수 있습니다. 직접 액세스 외에도, DRC 레벨 1은 시뮬레이션, 리소스 추정 또는 빌드 프로세스와 같은 다른 VisualApplets 기능에 의해 자동으로 시작됩니다. DRC 레벨 1은 다음 사항들을 검사합니다.
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디자인에 열린 포트가 존재하지 않습니다.
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링크가 충돌 상태에 있지 않습니다.
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오퍼레이터 파라미터가 충돌 상태에 있지 않습니다.
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디바이스 리소스에 대한 충돌이 존재하지 않습니다.
다음 그림은 DRC 레벨 1에서 보고된 4가지 오류를 보여줍니다. 이 예제에서는 CAM, RAM 및 DMA 리소스의 세 가지 디바이스 리소스 충돌과 Cam0 및 Cam1의 리소스 인덱스 충돌이 표시됩니다. 오류를 유발하는 모듈을 다이어그램에서 강조 표시하려면 해당 모듈 이름을 클릭하기만 하면 됩니다. 이는 다이어그램 창이 많은 복잡한 프로젝트에서 매우 유용합니다.
DRC 레벨 2는 DRC 레벨 1이 성공적으로 완료된 후에만 시작할 수 있습니다. 그러나 → ( Ctrl+F8 )을(를) 클릭하거나 빌드 아이콘 바의 Design Rules Check Level 2 아이콘을 클릭하여 DRC 레벨 2를 시작하면 DRC 레벨 1도 자동으로 함께 시작됩니다. 직접 액세스 외에도, DRC 레벨 2는 리소스 추정 및 빌드 프로세스와 같은 다른 VisualApplets 기능에 의해 자동으로 시작됩니다. DRC 레벨 2는 저수준 디자인 규칙 검사를 수행하고 필요한 FPGA 리소스를 추정합니다.
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