Operator ADD

Operator Library: Arithmetics

ADD 모듈은 여러 입력 링크의 합을 계산합니다. 입력 링크 수는 모듈 인스턴스화 시 선택해야 합니다.

I/O Properties

Property Value
Operator Type O
Input Links I[0], 데이터 입력
I[n], n > 0, 데이터 입력
Output Link O, data output

Supported Link Format

Link Parameter 입력 링크 I[0] 입력 링크 I[n], n > 0 Output Link O
Bit Width {[1; 63] unsigned, [2; 63] signed} {[1; 63] unsigned, [2; 63] signed} auto1
Arithmetic {unsigned, signed} {unsigned, signed} auto2
Parallelism any I[0]과 같음 I[0]과 같음
Kernel Columns any I[0]과 같음 I[0]과 같음
Kernel Rows any I[0]과 같음 I[0]과 같음
Img Protocol {VALT_IMAGE2D, VALT_LINE1D, VALT_PIXEL0D} I[0]과 같음 I[0]과 같음
Color Format VAF_GRAY I[0]과 같음 I[0]과 같음
Color Flavor FL_NONE I[0]과 같음 I[0]과 같음
Max. Img Width any I[0]과 같음 I[0]과 같음
Max. Img Height any I[0]과 같음 I[0]과 같음

1

출력 Bit Width는 최대 입력 링크 Bit Width를 바탕으로 자동으로 결정됩니다. 출력 Bit Width는 다음 요소에 따라 결정됩니다:

출력 Bit Width는 64 Bit를 초과할 수 없습니다.

입력 링크에서 부호 없는(unsigned) 값과 부호 있는(signed) 값을 함께 사용하는 경우 출력에 추가 비트가 필요할 수 있습니다.

2

모든 입력이 부호 없는(unsigned) 경우 출력 Arithmetic은 부호 없습니다. 입력 중 하나라도 부호 있는(signed) Arithmetic을 사용하는 경우 출력 Arithmetic은 부호가 있습니다.

Parameters

ImplementationType
Type static write parameter
Default AUTO
Range (AUTO, EmbeddedALU, LUT)

Parameter ImplementationType은 연산자의 구현 전략, 즉 연산자 구현에 사용되는 로직 요소를 결정합니다.

다음 값 중 하나를 선택할 수 있습니다.

AUTO: 연산자가 인스턴스화될 때, 연결된 링크의 파라미터 설정을 기반으로 최적의 구현 전략이 자동으로 선택됩니다.

EmbeddedALU: LUT 기반이 아닌 FPGA의 임베디드 산술 로직 요소를 연산자가 사용합니다.

LUT: 연산자가 FPGA의 LUT 로직을 사용합니다.

[참고] 일반적으로 AUTO 사용

일반적으로 이 파라미터는 AUTO로 설정해야 합니다. 디자인에서 특정 종류의 FPGA 리소스가 부족해지는 등의 특수한 경우에 EmbeddedALU 및/또는 LUT 값을 사용하여 FPGA 리소스 관리에 수동으로 영향을 줄 수 있습니다.

사용 예제

ADD 연산자의 사용법은 다음 예시와 같습니다:

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